Navnet Intel Core Microarchitecture identifiserer åttende generasjons arkitektur utviklet for Intel-prosessorer som en erstatning for den gamle NetBurst som var grunnlaget for Pentium 4 og Pentium D.
"Core"-arkitekturen kom på markedet i juli 2006 gjennom Core 2 Duo og Core 2 Extreme-prosessorer kjent under kodenavnene Conroe og Merom (samt Xeon -varianten kjent som Woodcrest ).
"Kjerne"-arkitekturen har sine røtter i filosofien bak Banias -prosjektet , den første Pentium M av Centrino -plattformene , som var det første prosjektet der Intel var opptatt av å optimalisere energiforbruket og samtidig opprettholde et høyt ytelsesnivå. .
Den første versjonen av "Core"-plattformen var basert på dual-core prosessorer bygget ved 65nm . Deretter, på slutten av 2007 , kom de første 45nm -prosessorene , Penryn , Wolfdale og Yorkfield , som fortsetter å være basert på "Core"-arkitekturen, om enn i en revidert og forbedret versjon, kalt av Intel som " Enhanced Intel Core Microarchitecture ".
Den nye "Core"-arkitekturen har sett introduksjonen av 6 store innovasjoner sammenlignet med tidligere, kort beskrevet nedenfor; for noen av disse er det faktisk ikke en reell "debut", da de var testet på forhånd i Core Duo Yonah -prosjektet, Meroms forgjenger i utviklingen av Centrino Duo -plattformen . Gjennom «Core»-arkitekturen har de imidlertid blitt videreutviklet for å kunne finne sin endelige plass i et stort prosjekt.
Gjennom denne teknologien er det mulig å utføre flere instruksjoner per klokkesyklus enn det som var mulig i prosessorer basert på tidligere arkitekturer. Hver kjerne kan nå fullføre 4 instruksjoner samtidig, mot de 3 som er tillatt av NetBurst. Lengden på rørledningen har forkortet mye sammenlignet med den som ble brukt tidligere, faktisk hadde den første Netburst-prosessoren, eller Pentium 4 Willamette , en 20-trinns rørledning som da hadde steget til 31, i den siste utviklingen av Pentium 4, kjernen Prescott . "Core"-arkitekturen inneholder i stedet rørledningen som allerede er utviklet for Yonah -prosessoren og er 14-trinns. Det skal bemerkes at en kortere pipeline er mindre sårbar for hopp i instruksjonsrekkefølgen og ved lesing av data fra RAM , selv om det gjør det vanskeligere å nå høye klokkefrekvenser: det handler "bare" om å finne den rette balansen.
Innenfor denne teknologien er det også en annen kalt " Macro-Fusion " som tillater, ifølge Intel, å slå sammen noen instruksjoner for å oppnå raskere behandling. I praksis, hvis av 10 behandlede instruksjoner, 2 kan slås sammen, vil prosessoren utføre 8 "enkle" instruksjoner og en aggregert gjennom "Macro-Fusion"-teknikken, og oppnå en ytelsesøkning på ca. 10%.
Operasjonene utført av SIMD -instruksjonssettene som Intel har utviklet gjennom årene og som også har blitt implementert i «Core»-arkitekturen, nemlig MMX , SSE , SSE2 og SSE3 , har blitt ytterligere fremskyndet. Nå er det mulig å utføre 128-biters instruksjoner (faktisk er 4 32-biters vektorelementer slått sammen til en enkelt 128-biters blokk) SSE, SSE2 og SSE3 i en enkelt klokkesyklus, takket være tilstedeværelsen av 3 ALUer (Aritmetical Logical Unit) ).
Også i dette tilfellet er det en teknologi som Intel allerede har testet med Yonah-prosessoren; L2 - cachen til en dual core prosessor deles til slutt av hver kjerne . Fordelene med denne teknologien er mange, faktisk hvis på den ene siden datatrafikken på bussen er minimert sammenlignet med en dual core løsning med 2 separate cacher, på den andre lar den en kjerne bruke hele cachen hvis den andre kjernen var for tiden inaktiv, noe som lett kan skje med alle de applikasjonene som ikke er i stand til å dra nytte av tilstedeværelsen av mer enn én kjerne i et system. En annen fordel med denne typen implementering er umuligheten av at de samme dataene kan dupliseres i L2-hurtigbufferen, noe som kan skje med Pentium D hvor cachene, som er separate for hver kjerne, kan inneholde replikerte data.
Tilstedeværelsen av en stor enhetlig L2-cache krever større oppmerksomhet i utnyttelsen for ikke å begrense effektiviteten. En dual core prosessor basert på den nye arkitekturen integrerer 8 prefetcher -enheter : mer presist, disse er 2 dataprefetchers og 1 instruction prefetcher for hver kjerne og ytterligere 2 prefetchers som en del av den delte L2 cachen. Hensikten med forhåndshenteren er å lese data i en høynivåstasjon ved hjelp av en invasiv algoritme. Dette er designet for å levere data som må leveres raskt, redusere forsinkelser og øke effektiviteten. Minneforhåndshentere overvåker konstant minnetilgangsmønstre, og prøver å forutsi om noen data kan legges inn i L2-cachen, i tilfelle disse dataene kan bli forespurt senere.
Gjennom andre forskjellige forbedringer har det vært mulig å oppnå en generell reduksjon av latensene for tilgang til RAM -minnet : det skjer faktisk ofte at lasting av instruksjonene må vente på utførelse av andre instruksjoner. Den såkalte " Memory Disambiguation Predictor " bør begrense muligheten for minnetvetydighet så mye som mulig for å utnytte rørledningen bedre og unngå tømming på grunn av data som ennå ikke er tilgjengelig. Dette er en innovasjon som løser en ekte akilleshæl fra den tidligere NetBurst-arkitekturen.
Heller ikke for denne funksjonen har Intel avslørt svært uttømmende detaljer: Generelt er formålet å optimalisere prosessen som regulerer fordelingen av arbeid på de to kjernene ytterligere for å utnytte all tilgjengelig datakraft bare hvis dette faktisk er gjort. av systemet.
I dette tilfellet er det ikke en reell nyhet, faktisk hadde denne teknologien, kjent som EM64T , allerede blitt introdusert av Intel med Pentium 4 Prescott. For første gang er imidlertid 64-bits kodebehandling mulig i alle markedssektorer, inkludert mobil.
Andre funksjoner introdusert med den nye arkitekturen er kun illustrert nedenfor i prosessorversjoner beregnet for bruk i mobile plattformer. I utgangspunktet var de derfor kun til stede i Merom-prosessoren, deretter ble de også integrert i Penryn-prosessoren (Meroms etterfølger).
Intel Dynamic Power CoordinationDens jobb er å koordinere SpeedStep -teknologi og strømstyring (C-state) tomgangsmodusoverganger uavhengig for hver kjerne for å spare strøm.
Intel Dynamic Bus ParkingTilbyr strømsparing på plattformen og forbedret batterilevetid ved at brikkesettet kan deaktiveres når prosessoren er i lavfrekvent modus.
Forbedret Intel Deeper Sleep med Dynamic Cache SizingSparer strøm ved å flytte hurtigbufferdata til systemminnet i perioder med inaktivitet for å redusere CPU-spenningen.
Med ankomsten av produksjonen av 45nm -brikker , også kjent som å tilhøre Penryn-familien (selv om Penryn faktisk er navnet på mobilversjonen, og ikke kodenavnet til hele revisjonen av arkitekturen), noen best til "Core "-arkitektur som for anledningen har blitt identifisert av Intel som " Enhanced Core Microarchitecture ". Blant disse kan følgende fremheves:
Også i versjonene beregnet for bruk i mobilmiljøet:
En svært viktig konsekvens av de ulike forbedringene som er introdusert med den nye arkitekturen ligger i det faktum at kjøringen med stadig høyere klokkefrekvenser vil avta mye, de neste årene, i Desktop systems segmentet, selv om det selvfølgelig ikke vil stoppe ; som en delvis bekreftelse på dette faktum, kan det bemerkes at rørledningstrinnene som den nye arkitekturen ser for seg er 14, i stedet for de 12 av de første Pentium M Banias, og dette har bidratt til bare å øke driftsfrekvensen litt. Faktisk, jo flere stadier av rørledningen, jo mer elementære er de; følgelig krever hvert enkelt trinn færre klokkesykluser for å kjøre, og siden de forskjellige trinnene kan kjøres samtidig, kan den maksimale frekvensen økes. Dette er en av grunnene til at Intel med Pentium 4 Willamette -prosjektet først, og deretter Prescott -prosjektet , gradvis har økt antallet trinn opp til 31; maksfrekvensen har vokst mye til å berøre 4 GHz, men samtidig har det vært en nedgang i effektiviteten til arkitekturen: det handler «bare» om å finne den rette balansen, noe Intel ser ut til å ha funnet nettopp med arkitekturen "Kjerne".
Sektoren der Intel led mest av sammenligningen med konkurrenten AMD når det gjelder effektivitet, var den stasjonære, og i denne sektoren var det den største revolusjonen med innføringen av den nye arkitekturen. De nye Core 2 Duo Conroe -prosessorene har vist et ytelseshopp på 40 % sammenlignet med Pentium D 950- prosessoren (dvs. den raskeste NetBurst-prosessoren, basert på Presler- kjerne ) samtidig som de har redusert det maksimale forbruket med like 40 %.
I mobilmiljøet var forskjellen mellom den nye Core 2 Duo Merom-prosessoren sammenlignet med Duo Yonah - kjerneforgjengeren mindre markert, siden sistnevnte allerede forutså noen funksjoner implementert i den nye arkitekturen, men uansett var det en økning i ytelsen på omtrent 20 % sammenlignet med en Core Duo T2600, med samme energiforbruk.
På serversiden holdt Intel Xeon - merket i live mens de endret arkitektur. Den nye Xeon basert på Woodcrest- kjerne , var i stand til, i spesielle områder, å øke ytelsen med opptil 80 % sammenlignet med en 2,8 GHz Xeon-modell med Paxville- kjerne , og samtidig redusere det maksimale forbruket med omtrent 35 %.
Siden introduksjonen av kjernearkitekturen, etter NetBurst og i midten av 2006 , har Intel uttalt sin intensjon om å introdusere en ny arkitektur hvert annet år, slik at den kan holde tritt med den berømte Moores lov . For å øke ytelsen til en CPU og samtidig holde energiforbruket under kontroll, er det nødvendig ikke bare å optimalisere arkitekturen, men også å lage nye enheter med stadig mer raffinerte produksjonsprosesser.
For å begrense de uforutsette teknologiske innovasjonene som er nødvendige for generasjonsfornyelsen av sine prosessorer, har Intel fra begynnelsen av 2006 begynt å følge en strategi kalt " Tick-Tock ": først introduseres en ny produksjonsteknologi på grunnlag av en allerede testet arkitektur (" Tick "-fasen) og senere, når denne teknologien er i stand til å gi høye utbytter , blir den tatt i bruk for å produsere en ny arkitektur (" Tock "-fasen).
De første eksponentene for denne nye designfilosofien var Pentium D Presler -prosessorene (som hadde praktisk talt samme arkitektur som de forrige Smithfields ) som 65 nm produksjonsprosessen (" Tick "-fasen) ble introdusert med. Etter å ha testet den nye konstruksjonsteknologien med disse CPU-ene, byttet Intel til den nye Core-arkitekturen til Core 2 Duo , alltid produsert ved 65 nm (" Tock " fase).
På samme måte, mellom slutten av 2007 og begynnelsen av 2008 , introduserte Intel Penryn- og Wolfdale-prosessorene , som i hovedsak var krymper av Core 2 Duo, ved 45nm ("Tick"-fasen). På slutten av 2008 , da også denne produksjonsprosessen var over, kom Nehalem -arkitekturen (" Tock "-fasen). Dens Westmere- evolusjon ble realisert ved 32 nm fra de første månedene av 2010 ("Tick"-fasen), for å teste denne teknologien også i lys av den påfølgende Sandy Bridge -arkitekturen , som deretter ble utgitt i 2011 (" Tock "-fasen) . Intels meget ambisiøse uttalte intensjon var å forbedre ytelsen/watt-forholdet med 300 % innen slutten av tiåret.
Etter samme prinsipp ble Sandy Bridge deretter fulgt av krympingen til 22 nm Ivy Bridge i 2012 ("Tick"-fasen), som derfor beholdt den samme arkitekturen, men introduserte en ny produksjonsprosess. I 2013 kommer også den nye Haswell - arkitekturen (" Tock "-fasen), hvis die-shrink ved 14 nm vil ta navnet Broadwell ("Tick"-fasen); sistnevnte vil deretter bli fulgt i de påfølgende årene av Skylake -arkitekturen (" Tock "-fasen) og dens Ice Lake -re-skalering ("Tick"-fasen).
Denne utviklingsmetodikken, etter Intels intensjoner, minimerer risikoen som ligger i å ta i bruk en ny produksjonsteknologi med en helt ny arkitektur, slik at designere kan fokusere annethvert år på å løse en enkelt klasse problemer.
Kodenavnene til prosessorene utviklet av Intel basert på "Core"-arkitekturen er oppført nedenfor. En veldig kort teknisk beskrivelse og år for introduksjon på markedet er også gitt; for en fullstendig beskrivelse av egenskapene til hvert produkt, er det mulig å følge lenkene med samme navn.
| Kommersielt navn | Kodenavn | Produktiv Pr | N ° Kjerne | Cache | Sektor | År |
|---|---|---|---|---|---|---|
| Core 2 Duo / Core 2 Extreme | Conroe | 65 nm | 2 | L1 = 2x64KB L2 = 4MB |
Skrivebord | 2006 |
| Core 2 Duo / Core 2 Extreme | Merom | Mobil | ||||
| Xeon DP | Woodcrest | DP-server | ||||
| Core 2 Quad / Core 2 Extreme | Kentsfield | 4 | L1 = 4x64KB L2 = 2x4MB |
Skrivebord | ||
| Xeon DP | Clovertown | DP-server | ||||
| Xeon MP | Tigerton | MP server | 2007 | |||
| Core 2 Quad / Core 2 Extreme | Yorkfield | 45 nm | L1 = 4x64KB L2 = 2x6MB |
Skrivebord | ||
| Xeon DP | Harpertown | Server | ||||
| Core 2 Duo | Wolfdale | 2 | L1 = 2x64KB L2 = 6MB |
Desktop / DP-server | 2008 | |
| Core 2 Duo | Penryn | Mobil | ||||
| Xeon MP | Dunnington | 6 | L1 = 6x64KB L2 = 3x3MB L3 = 16MB |
MP server |
Som nevnt ovenfor vil ikke "Core"-arkitekturen ha en lang levetid som NetBurst; faktisk er det forventet at omtrent 2 år etter adopsjonen, så på slutten av 2008 vil den niende generasjonen kalt Nehalem bli introdusert , i sin første versjon, ved å bruke 45 nm produksjonsprosessen som allerede er testet med de siste inkarnasjonene av "Core" ", og byttet deretter i 2009 til 32nm -versjonen kjent som Westmere .